Die Fortschritte in den Bereichen Digitalisierung, künstliche Intelligenz, autonomes Fahren sowie die Entwicklung hochleistungsfähige Endgeräte führen zu immer kleineren und dennoch effektiveren integrierten Schaltkreisen. Die fortschreitende Verkleinerung dieser Mikrochips führt zu einer immer kleineren Bausteinarchitektur der Transistoren und Leiterbahnen, des sogenannten Front-End des Chips. Während die Miniaturisierung kleinerer Architekturen der Transistoren weiter fortschreitet, treten bei der Entwicklung feinerer und dünnerer Leiterbahnen, die derzeit aus Kupfer bestehen, Schwierigkeiten auf.
Es gibt 3 Nachteile, die bei den immer kleiner werdenden Kupferleiterbahnen auftreten:
- Kupferleiterbahnen müssen zusätzlich mit einer speziellen Barriereschicht ummantelt werden, um eine Beeinträchtigung der benachbarten Materialien zu vermeiden. Diese Barriereschichten sind prinzipiell ein Hindernis, um den Querschnitt der Leiterbahn zu verkleinern.
- Je kleiner die Architektur der Kupferleiterbahnen wird, desto anfälliger werden diese für Elektromigration, die langsame Degradation der Leiterbahn durch hohe Ströme.
- Mit schrumpfendem Durchmesser der Leiterbahn und somit des Kupfers, steigt der spezifische Widerstand. Die Schaltzeiten werden länger.
Für die weitere Miniaturisierung und damit Leistungssteigerung der Chips müssen nun neue Materialien für Leiterbahnen in Betracht gezogen werden. Wie Wan et. al. mit ihrer wissenschaftlichen Veröffentlichung Subtractive Etch of Ruthenium for Sub-5nm Interconnect gezeigt haben, ist Ruthenium dabei ein vielversprechender Kandidat als Ersatz für Kupfer.